𝗞𝗼𝗱𝗲 𝗣𝗲𝗿𝗮𝗻𝗱𝗲𝗸𝗮𝘁 𝗛𝗮𝗿𝗱𝘄𝗮𝗿𝗲 𝘆𝗮𝗻𝗴 𝗟𝗲𝗯𝗶𝗵 𝗕𝗮𝗶𝗸 𝗱𝗲𝗻𝗴𝗮𝗻 𝗦𝘁𝗲𝗽𝗣𝗥𝗠-𝗥𝗧𝗟

LLM menulis kode. Bahasa perangkat keras seperti Verilog dan VHDL itu sulit. Satu kesalahan kecil dapat merusak seluruh desain.

Sebagian besar model hanya mendapatkan skor di akhir. Umpan balik ini terlalu minim. Ia hanya memberi tahu apakah desain tersebut berhasil atau tidak. Ia tidak memberi tahu di bagian mana Anda gagal.

StepPRM-RTL memperbaiki hal ini. Ia memperlakukan desain perangkat keras sebagai serangkaian langkah.

Sistem ini menggunakan empat bagian:

  • Jalur bertahap: Model mempelajari urutan langkah desain.
  • Imbalan proses: Model memberi skor pada setiap langkah perantara.
  • Pencarian: Ia mengeksplorasi berbagai jalur penalaran yang berbeda.
  • Pengambilan: Ia menggunakan pola desain yang telah terbukti.

Metode ini meningkatkan akurasi sebesar 10%. Model membuat keputusan yang lebih baik. Ia tidak hanya mengandalkan draf pertama yang beruntung.

Pendekatan ini meniru cara kerja insinyur sungguhan. Insinyur melakukan penalaran melalui sebuah desain. Mereka memeriksa asumsi. Mereka merevisi logika.

StepPRM-RTL memberi LLM cara untuk bekerja layaknya manusia.

Sumber: https://dev.to/prabhakar_chaudhary_7afe4/how-stepprm-rtl-uses-stepwise-rewards-to-improve-verilog-and-vhdl-generation-596b

Komunitas belajar opsional: https://t.me/GyaanSetuAi