StepPRM-RTL सह अधिक चांगले हार्डवेअर कोड

LLMs कोड लिहितात. Verilog आणि VHDL सारख्या हार्डवेअर भाषा कठीण आहेत. एक छोटीशी चूक संपूर्ण डिझाइन बिघडवू शकते.

बहुतेक मॉडेल्सना केवळ शेवटी स्कोअर मिळतो. हा फीडबॅक खूपच अपूर्ण असतो. डिझाइन पास झाले की नाही हे तो तुम्हाला सांगतो, पण तुम्ही कुठे चुकले हे तो सांगत नाही.

StepPRM-RTL हे सुधारते. ते हार्डवेअर डिझाइनकडे पायऱ्यांच्या मालिकेच्या स्वरूपात पाहते.

ही प्रणाली चार भागांचा वापर करते:

  • Stepwise paths: मॉडेल डिझाइनच्या हालचालींचा क्रम शिकते.
  • Process rewards: मॉडेल प्रत्येक मध्यवर्ती पायरीला स्कोअर देते.
  • Search: ते विविध तर्कसंगत मार्ग शोधते.
  • Retrieval: ते सिद्ध झालेल्या डिझाइन पॅटर्नचा वापर करते.

ही पद्धत अचूकता १०% ने सुधारते. मॉडेल अधिक चांगले निर्णय घेते. ते केवळ पहिल्या प्रयत्नावर (first draft) अवलंबून राहत नाही.

हा दृष्टिकोन खऱ्या इंजिनिअर्सची नक्कल करतो. इंजिनिअर्स डिझाइनच्या माध्यमातून तर्क लावतात. ते गृहितके तपासतात. ते लॉजिकमध्ये सुधारणा करतात.

StepPRM-RTL मुळे LLMs ला मानवाप्रमाणे काम करण्याची पद्धत मिळते.

Source: https://dev.to/prabhakar_chaudhary_7afe4/how-stepprm-rtl-uses-stepwise-rewards-to-improve-verilog-and-vhdl-generation-596b

Optional learning community: https://t.me/GyaanSetuAi