StepPRM-RTL ഉപയോഗിച്ച് മികച്ച ഹാർഡ്‌വെയർ കോഡ്

LLM-കൾ കോഡ് എഴുതുന്നു. Verilog, VHDL പോലുള്ള ഹാർഡ്‌വെയർ ഭാഷകൾ പ്രയാസമേറിയതാണ്. ഒരു ചെറിയ തെറ്റ് പോലും മുഴുവൻ ഡിസൈനിനെയും നശിപ്പിക്കും.

മിക്ക മോഡലുകളും അവസാനം മാത്രമേ സ്കോർ ലഭിക്കുന്നുള്ളൂ. ഈ ഫീഡ്‌ബാക്ക് വളരെ പരിമിതമാണ്. ഡിസൈൻ വിജയിച്ചോ ഇല്ലയോ എന്ന് മാത്രമേ ഇത് നിങ്ങളോട് പറയൂ. എവിടെയാണ് തെറ്റ് പറ്റിയതെന്ന് ഇത് വ്യക്തമാക്കുന്നില്ല.

StepPRM-RTL ഇത് പരിഹരിക്കുന്നു. ഇത് ഹാർഡ്‌വെയർ ഡിസൈനിനെ ഘട്ടം ഘട്ടമായുള്ള പ്രക്രിയയായി കാണുന്നു.

ഈ സിസ്റ്റം നാല് ഭാഗങ്ങൾ ഉപയോഗിക്കുന്നു:

  • Stepwise paths: ഡിസൈൻ ചെയ്യുന്നതിനുള്ള ക്രമമായ ഘട്ടങ്ങൾ മോഡൽ പഠിച്ചെടുക്കുന്നു.
  • Process rewards: ഓരോ ഇടക്കാല ഘട്ടത്തിനും മോഡൽ സ്കോർ നൽകുന്നു.
  • Search: ഇത് വിവിധ യുക്തിപരമായ പാതകൾ പര്യവേക്ഷണം ചെയ്യുന്നു.
  • Retrieval: ഇത് തെളിയിക്കപ്പെട്ട ഡിസൈൻ പാറ്റേണുകൾ ഉപയോഗിക്കുന്നു.

ഈ രീതി കൃത്യത 10% വർദ്ധിപ്പിക്കുന്നു. മോഡൽ മികച്ച തീരുമാനങ്ങൾ എടുക്കുന്നു. ഇത് ഭാഗ്യപൂർവ്വം ലഭിക്കുന്ന ആദ്യ ഡ്രാഫ്റ്റുകളെ മാത്രം ആശ്രയിക്കുന്നില്ല.

ഈ സമീപനം യഥാർത്ഥ എഞ്ചിനീയർമാരുടെ രീതിയെ അനുകരിക്കുന്നു. എഞ്ചിനീയർമാർ ഒരു ഡിസൈനിലൂടെ യുക്തിപരമായി ചിന്തിക്കുന്നു. അവർ അനുമാനങ്ങൾ പരിശോധിക്കുന്നു. ലോജിക് പരിഷ്കരിക്കുന്നു.

StepPRM-RTL, മനുഷ്യരെപ്പോലെ പ്രവർത്തിക്കാൻ LLM-കളെ പ്രാപ്തമാക്കുന്നു.

Source: https://dev.to/prabhakar_chaudhary_7afe4/how-stepprm-rtl-uses-stepwise-rewards-to-improve-verilog-and-vhdl-generation-596b

Optional learning community: https://t.me/GyaanSetuAi