대만 국립 양밍 교통 대학교(NYCU)와 TSMC 기업 연구소의 연구진이 차세대 트랜지스터의 핵심 병목 현상을 제거하는 0.42nm 두께의 인터페이스를 구축했습니다.

MoS2 트랜지스터의 딜레마 해결

지난 10년 넘게 업계는 원자 단위로 얇은 이황화몰리브덴(MoS2)을 실리콘의 후계자로 주목해 왔습니다. MoS2의 얇은 두께는 더 작고 빠르며 에너지 효율적인 트랜지스터를 가능하게 합니다. 하지만 '게이트 절연체(gate dielectric)' 문제가 발전을 가로막아 왔습니다. 절연층이 얇아지면 반도체와의 경계가 불안정해져 결함, 틈, 전기적 무질서가 발생하며 성능을 저하시킵니다. 연구자들은 보통 새로운 절연체를 찾아 헤매지만, NYCU-TSMC 팀은 대신 경계면 자체를 재설계했습니다.

0.42나노미터의 혁신

Nature Electronics에 발표된 논문에서 연구팀은 원자 수준의 전이를 매끄럽게 만드는 적층 공정을 설명합니다. 연구진은 단층 MoS2 웨이퍼에서 시작하여 에피택셜(epitaxial) 알루미늄 박막을 증착한 후 제자리에서 산화시켜, 단 0.42nm 두께의 산화알루미늄 완충층(buffer)을 만들었습니다. 이 완충층은 두 가지 역할을 합니다. 첫째, 고유전율(high-κ) 하프늄 산화물 게이트 절연체가 균일하게 성장할 수 있도록 매끄러운 토대를 제공합니다. 둘째, 반도체를 원치 않는 전기적 상호작용으로부터 보호합니다. 그 결과 만들어진 트랜지스터는 약 1나노미터의 등가 산화물 두께(EOT), 낮은 누설 전류, 그리고 히스테리시스가 거의 없는 특성을 보여 신호에 예측 가능한 방식으로 반응합니다.

웨이퍼 스케일 제조를 향한 도약

결정적으로, 연구진은 대면적 코팅의 업계 표준 방식인 화학 기상 증착법(CVD)을 사용하여 단층 MoS2를 성장시켰습니다. CVD로 성장시킨 물질에서 원자 인터페이스를 입증한 것은 2차원(2D) 전자 공학을 실제 웨이퍼 스케일 생산으로 이끄는 계기가 됩니다. "새로운 물질을 찾는 것"에서 "인터페이스를 설계하는 것"으로의 전환은 미래 마이크로칩의 설계 패러다임을 뒤바꿉니다.

인도에 주는 의미

이번 돌파구는 인도의 반도체 미션과 전략적 자율성에 중요한 의미를 갖습니다.

  • 기술적 벤치마킹: 인도의 인도 반도체 미션(ISM)은 실리콘에서 MoS2와 같은 2D 물질로의 전환을 추적해야 합니다. R&D를 인터페이스 중심 공학에 맞추는 것은 인도 연구소들이 뒤처지지 않도록 도울 것입니다.
  • 공급망 및 전략적 의존성: 첨단 반도체 분야에서 대만의 지배력이 더욱 강화되고 있습니다. 인도는 조립 및 테스트(OSAT) 역량 그 이상이 필요합니다. 차세대 재료 과학 분야에서 경쟁할 수 있는 딥테크 연구를 육성해야 합니다.
  • 디지털 인프라의 미래 대비: 인도가 AI 및 고성능 컴퓨팅을 확장함에 따라 에너지 효율적인 칩에 대한 수요가 급증할 것입니다. MoS2 트랜지스터의 발전을 모니터링하는 것은 인도가 하드웨어 요구 사항을 계획하고 포스트 실리콘 시대의 디지털 주권을 보호하는 데 도움이 됩니다.

TSMC와 국립 양밍 교통 대학교는 MoS₂ 트랜지스터의 게이트 절연체 병목 현상을 제거하는 0.42nm 원자 규모의 인터페이스를 설계했으며, 이는 2차원(2D) 칩을 웨이퍼 스케일 생산으로 가져올 수 있는 단계입니다. 이번 돌파구가 중요한 이유는 원자 단위로 얇은 물질이 속도, 크기 및 전력 효율 면에서 실리콘과 경쟁하는 것을 가로막던 마지막 주요 장애물을 제거했기 때문입니다.

2D 칩의 발전을 저해한 게이트 절연체 문제

10년 넘게 단일 원자 두께의 반도체인 MoS₂는 실리콘의 후계자로 각광받아 왔습니다. 그 얇은 두께는 더 빠른 스위칭과 낮은 누설 전류를 약속합니다. 하지만 제조업체들이 트랜지스터를 제어하는 절연 "게이트 절연체"를 축소하려고 시도하면서 그 약속은 사라졌습니다. 절연층이 얇아짐에 따라 MoS₂ 결정과의 경계에 결함이 생겨 전기적 무질서와 예측 불가능한 동작이 발생했습니다. 업계는 새로운 절연체를 찾아 나섰지만, 원자 수준으로 얇은 채널 위에 깨끗하고 균일한 인터페이스를 형성하는 것은 불가능했습니다.

전이를 매끄럽게 하는 원자 완충층

연구팀은 발상을 전환했습니다. 더 나은 절연체를 찾는 대신 인터페이스를 재설계한 것입니다. CVD로 성장시킨 MoS₂ 단층에서 시작하여 에피택셜 알루미늄 박막을 증착하고 제자리에서 산화시켜 0.42nm의 산화알루미늄 완충층을 생성했습니다. 이 초박형 층은 두 가지 역할을 수행합니다. 첫째, 고유전율(high-κ) 하프늄 산화물 게이트 절연체가 고르게 성장할 수 있도록 매끄럽고 화학적으로 호환되는 표면을 만듭니다. 둘째, MoS₂ 채널을 절연체와의 직접적인 전기적 상호작용으로부터 보호하여 이전의 시도들을 괴롭혔던 결함 형성을 억제합니다.

이 스택은 누설 전류를 낮은 수준으로 유지하고 신호 응답을 왜곡하는 지연 현상인 히스테리시스를 제거하면서, 약 1나노미터의 등가 산화물 두께(EOT)를 달성했습니다. 요컨대, 트랜지스터는 전체 전압 범위에서 예측 가능한 방식으로 동작했습니다.

실험실 수준의 플레이크에서 웨이퍼 규모의 가능성으로

이 연구가 차별화되는 점은 MoS₂ 층을 성장시키기 위해 CVD를 사용했다는 것입니다. CVD는 오늘날의 실리콘 팹에서 사용되는 것과 동일한 방식으로, 대면적 기판 위에 균일한 박막을 증착하는 핵심 기술입니다. CVD로 성장시킨 물질에서 원자 계면을 입증한 것은, 이 공정이 원칙적으로 개별 칩을 넘어 전체 웨이퍼 규모로 확장될 수 있음을 보여줍니다.

연구진은 또한 기존 팹의 장비 세트 내에서 수행 가능한 표준 에피택셜 성장 및 산화 단계를 채택했습니다. 선도적인 파운드리가 이미 운용 중인 수준을 넘어서는 특수 장비나 초고진공 챔버는 필요하지 않습니다. 이러한 호환성은 TSMC와 같은 파운드리가 이 방식을 생산 라인에 도입하는 데 있어 진입 장벽을 낮춰줍니다.

이 돌파구가 대만을 넘어 중요한 이유

이번 성과는 미래 지향적인 반도체 생태계를 구축하려는 모든 국가에 명확한 신호를 보냅니다. 자체적인 반도체 미션에 막대한 투자를 하고 있는 인도와 같은 국가들에게 이 연구는 새로운 기준을 제시합니다. 즉, 성공 여부는 단순히 실리콘 노드를 미세화하는 것뿐만 아니라, 원자 수준에서의 계면 공학을 얼마나 완벽하게 제어하느냐에 점점 더 달려 있게 될 것입니다.

  • 기술적 방향성 – 계면 품질 문제를 해결하지 않은 채 벌크 소재의 개선만을 계속 추구하는 R&D 프로그램은 뒤처질 위험이 있습니다.
  • 공급망 관련성 – 이 공정은 알루미늄, 하프늄 및 표준 산화 단계를 활용하므로 대만의 딥테크 우위를 강화하는 동시에, 소재 공급원을 다변화해야 할 필요성을 강조합니다.