IBM의 새로운 나노스택(Nanostack) 칩, 무어의 법칙을 10년 더 연장할 수도

IBM이 손톱보다 작은 면적에 1,000억 개의 트랜지스터를 집적한 혁신적인 프로토타입 칩을 공개하며 반도체 설계의 거대한 변화를 예고했습니다. 트랜지스터의 크기를 줄이는 방식에서 수직으로 쌓아 올리는 방식으로 전환함으로써, IBM은 실리콘의 물리적 한계를 극복하고 전례 없는 컴퓨팅 성능을 구현하고자 합니다.

실리콘의 물리적 한계 돌파

수십 년 동안 반도체 산업은 개별 구성 요소의 크기를 줄여 트랜지스터 밀도를 두 배로 높이는 원칙인 '무어의 법칙(Moore’s Law)'에 의존해 왔습니다. 하지만 트랜지스터가 수십 나노미터 규모에 도달함에 따라 양자 역학이 기능에 간섭하기 시작하면서, 더 이상의 미세화는 거의 불가능해졌습니다.

IBM의 해결책은 수평적 확장에서 수직적 밀도로의 전략적 전환입니다. '나노스택(nanostack)' 아키텍처를 사용하여, IBM은 상보형 전계 효과 트랜지스터(CFETs)를 성공적으로 구현했습니다. 이 방식은 엔지니어가 단일 실리콘 칩 위에 두 개의 트랜지스터 층을 수직으로 쌓을 수 있게 하여, IBM의 2021년 최첨단 기술과 비교했을 때 밀도를 실질적으로 두 배 높였습니다.

나노스택의 엔지니어링 기술

제조 공정은 레이어 케이크와 유사하게 작동합니다. 엔지니어는 먼저 실리콘 위에 트랜지스터 층을 구축하고, 그 위에 새로운 실리콘 층을 놓은 다음, 첫 번째 층 바로 위에 두 번째 트랜지스터 층을 제작합니다. IBM의 구체적인 혁신은 '엇갈린(staggered)' 설계에 있습니다. 다른 CFET 방식과 달리 두 번째 층이 첫 번째 층 바로 위에 놓이지 않도록 설계하여, 구성 요소를 연결하는 데 필요한 복잡한 배선 작업을 크게 단순화했습니다.

기술적으로 이는 '나노시트(nanosheet)' 기술을 기반으로 합니다. IBM의 아키텍처에서 트랜지스터 채널은 각각 두께가 15개 원자에 불과하고 9나노미터 간격으로 배치된 세 개의 나노시트로 구성됩니다. IBM은 이를 '0.7나노미터' 노드라고 부르지만, 이는 트랜지스터 자체의 물리적 크기를 측정한 것이 아니라 세대 구분을 위한 마케팅 용어입니다.

성능 향상 및 산업적 영향

고성능 컴퓨팅 분야에 미치는 영향은 혁신적입니다. IBM은 이 새로운 아키텍처가 이전 세대보다 에너지 효율은 최대 70% 높이면서, 동일한 시간 내에 최대 50% 더 많은 작업을 수행할 수 있다고 보고했습니다.

이러한 효율성은 에너지 소비와 열 관리가 주요 병목 현상인 AI 및 데이터 센터의 미래에 매우 중요합니다. IBM 리서치의 디렉터인 제이 감베타(Jay Gambetta)는 향후 10년 이내에 나노스태킹 기술이 데이터 센터에 널리 도입될 것으로 예상합니다. 또한, 이 아키텍처는 범용적이기 때문에 IBM은 제조업체와 협력하여 CPU 및 GPU를 포함한 다양한 하드웨어에 이 설계를 통합할 계획입니다.

제조상의 난관 극복

이러한 유망함에도 불구하고, 양산으로 가는 길에는 수율(yield rates)과 '열 예산(thermal budget)'이라는 두 가지 주요 장애물이 있습니다. 층이 쌓여 있는 구조이기 때문에 상단 또는 하단 층 중 하나라도 결함이 발생하면 칩 전체가 불량이 되어 제조 비용이 상승할 수 있습니다. 또한, 엔지니어는 하단 층의 연결부가 녹는 것을 방지하기 위해 400°C 미만의 온도에서 상단 층을 제작해야 합니다. IBM은 이를 달성했다고 주장하지만, 구체적인 기술적 세부 사항은 기밀로 유지되고 있습니다.

핵심 요약

• 수직 스케일링: IBM의 나노스택 아키텍처는 CFET 기술을 사용하여 트랜지스터를 수직으로 쌓음으로써 기존의 수평적 미세화가 가진 물리적 한계를 우회합니다.
• 막대한 효율성 향상: 새로운 설계는 성능을 50% 향상시키고 에너지 효율을 70% 개선하여, 미래의 데이터 센터와 AI 워크로드에 필수적인 요소를 제공합니다.
• 로드맵 연장: 업계 전문가들은 이번 돌파구가 무어의 법칙 로드맵을 10년에서 15년 더 연장할 수 있을 것으로 보고 있습니다.