La nouvelle puce Nanostack d'IBM pourrait prolonger la loi de Moore d'une décennie

IBM a dévoilé un prototype de puce révolutionnaire doté de 100 milliards de transistors sur une surface pas plus grande qu'un ongle, signalant un changement massif dans la conception des semi-conducteurs. En passant de la réduction de la taille des transistors à leur empilement vertical, IBM s'attaque aux limites physiques du silicium pour débloquer une puissance de calcul sans précédent.

Briser les limites physiques du silicium

Pendant des décennies, l'industrie des semi-conducteurs s'est appuyée sur la loi de Moore — le principe consistant à doubler la densité des transistors en réduisant la taille des composants individuels. Cependant, à mesure que les transistors approchent de l'échelle de quelques dizaines de nanomètres, la mécanique quantique commence à interférer avec leur fonctionnement, rendant toute miniaturisation supplémentaire presque impossible.

La solution d'IBM est un virage stratégique de l'expansion horizontale vers la densité verticale. En utilisant une architecture « nanostack », l'entreprise a mis en œuvre avec succès des transistors à effet de champ complémentaires (CFET). Cette approche permet aux ingénieurs d'empiler verticalement deux couches de transistors sur une seule puce de silicium, doublant ainsi efficacement la densité par rapport à la technologie de pointe d'IBM en 2021.

L'ingénierie derrière le Nanostack

Le processus de fabrication fonctionne de manière similaire à un gâteau à étages. Les ingénieurs construisent d'abord une couche de transistors sur du silicium, placent une nouvelle couche de silicium par-dessus, puis fabriquent une seconde couche de transistors directement au-dessus de la première. L'innovation spécifique d'IBM réside dans une conception « décalée » ; contrairement aux autres approches CFET, la deuxième couche ne repose pas directement sur la première, ce qui simplifie considérablement le câblage complexe nécessaire à la connexion des composants.

Techniquement, cela s'appuie sur la technologie « nanosheet ». Dans l'architecture d'IBM, le canal du transistor se compose de trois nanosheets, chacun n'ayant que 15 atomes d'épaisseur, espacés de neuf nanomètres. Bien qu'IBM qualifie cela de nœud « 0,7 nanomètre », il s'agit d'un terme marketing générationnel plutôt que d'une mesure physique de la taille du transistor lui-même.

Gains de performance et impact sur l'industrie

Les implications pour le calcul haute performance sont transformatrices. IBM rapporte que cette nouvelle architecture peut accomplir jusqu'à 50 % de travail supplémentaire dans le même laps de temps, tout en étant jusqu'à 70 % plus efficace sur le plan énergétique que les générations précédentes.

Ces gains d'efficacité sont cruciaux pour l'avenir de l'IA et des centres de données, où la consommation d'énergie et la gestion thermique constituent des goulots d'étranglement majeurs. Jay Gambetta, directeur de la recherche chez IBM, prévoit que le nanostacking sera largement déployé dans les centres de données au cours de la prochaine décennie. De plus, comme l'architecture est polyvalente, IBM a l'intention de collaborer avec des fabricants pour intégrer cette conception dans divers matériels, notamment les CPU et les GPU.

Surmonter les obstacles de fabrication

Malgré ses promesses, le chemin vers la production de masse se heurte à deux obstacles majeurs : les taux de rendement et le « budget thermique ». Comme les couches sont empilées, une défaillance de la couche supérieure ou inférieure entraîne la défaillance totale de la puce, ce qui peut augmenter les coûts de fabrication. De plus, les ingénieurs doivent fabriquer les couches supérieures à des températures inférieures à 400 °C pour éviter de faire fondre les connexions de la couche sous-jacente — une prouesse qu'IBM affirme avoir réalisée, bien que les détails techniques spécifiques restent confidentiels.

Points clés à retenir

• Mise à l'échelle verticale : L'architecture nanostack d'IBM utilise la technologie CFET pour empiler les transistors verticalement, contournant ainsi les limites physiques de la réduction horizontale traditionnelle.
• Gains d'efficacité massifs : La nouvelle conception offre une augmentation de 50 % des performances et une amélioration de 70 % de l'efficacité énergétique, ce qui est crucial pour les futurs centres de données et les charges de travail de l'IA.
• Feuille de route prolongée : Les experts du secteur suggèrent que cette percée ajoute 10 à 15 ans supplémentaires à la feuille de route de la loi de Moore.