IBM 的新型 Nanostack 芯片或将使摩尔定律延长十年
IBM 展示了一款突破性的原型芯片，在不大于指甲盖的面积上集成了 1000 亿个晶体管，这标志着半导体设计的重大转变。通过从缩小晶体管尺寸转向垂直堆叠，IBM 正在应对硅材料的物理极限，以释放前所未有的计算能力。
打破硅的物理极限
几十年来，半导体行业一直依赖摩尔定律——即通过缩小单个组件来使晶体管密度翻倍。然而，随着晶体管接近几十纳米的规模，量子力学开始干扰其功能，使得进一步的微缩几乎变得不可能。
IBM 的解决方案是从水平扩展向垂直密度的战略转变。通过使用“nanostack”架构，该公司已成功实现了互补场效应晶体管 (CFETs)。这种方法允许工程师在单个硅芯片上垂直堆叠两层晶体管，与 IBM 2021 年的最先进技术相比，有效地将密度提高了一倍。
Nanostack 背后的工程技术
其制造过程类似于制作层级蛋糕。工程师首先在硅片上构建一层晶体管，然后在上方放置一层新的硅层，接着直接在第一层之上制造第二层晶体管。IBM 的特定创新在于“交错式 (staggered)”设计；与其他 CFET 方法不同，第二层并不直接位于第一层正上方，这显著简化了连接组件所需的复杂布线。
从技术角度来看，这是基于“纳米片 (nanosheet)”技术构建的。在 IBM 的架构中，晶体管通道由三个纳米片组成，每个纳米片仅有 15 个原子厚，间距为 9 纳米。虽然 IBM 将其称为“0.7 纳米”节点，但这更多是一个代际营销术语，而非晶体管本身尺寸的物理测量值。
性能提升与行业影响
这对高性能计算具有变革性的意义。IBM 报告称，这种新架构在相同时间内可以完成多达 50% 的工作量，同时能源效率比前几代提高了多达 70%。
这些效率对于 AI 和数据中心的未来至关重要，因为能源消耗和热管理是目前的主要瓶颈。IBM 研究部总监 Jay Gambetta 预计，nanostacking 将在未来十年内广泛应用于数据中心。此外，由于该架构是通用型的，IBM 打算与制造商合作，将这种设计集成到包括 CPU 和 GPU 在内的各种硬件中。
克服制造障碍
尽管前景广阔，但通往大规模生产的道路面临两大障碍：良率和“热预算 (thermal budget)”。由于层是堆叠的，顶层或底层的任何失效都会导致整个芯片失效，从而可能增加制造费用。此外，工程师必须在低于 400°C 的温度下制造上层，以避免熔化底层连接——IBM 声称已实现这一壮举，但具体的工程细节仍属于商业机密。
核心要点
- 垂直扩展： IBM 的 nanostack 架构使用 CFET 技术垂直堆叠晶体管，绕过了传统水平微缩的物理极限。
- 巨大的效率提升： 新设计提供了 50% 的性能提升和 70% 的能效改进，这对于未来的数据中心和 AI 工作负载至关重要。
- 延长路线图： 行业专家认为，这一突破为摩尔定律的路线图又增加了 10 到 15 年。