IBM-এর নতুন Nanostack চিপ মুর্স-এর সূত্রকে (Moore’s Law) আরও এক দশক বাড়িয়ে দিতে পারে

IBM একটি যুগান্তকারী প্রোটোটাইপ চিপ উন্মোচন করেছে যাতে একটি নখের আকারের জায়গার মধ্যে ১০০ বিলিয়ন ট্রানজিস্টর রয়েছে, যা সেমিকন্ডাক্টর ডিজাইনে একটি বিশাল পরিবর্তনের ইঙ্গিত দিচ্ছে। ট্রানজিস্টরকে ছোট করার পরিবর্তে সেগুলোকে উলম্বভাবে (vertically) স্তরে স্তরে সাজানোর (stacking) মাধ্যমে, IBM সিলিকনের ভৌত সীমাবদ্ধতা কাটিয়ে অভূতপূর্ব কম্পিউটেশনাল ক্ষমতা উন্মোচন করার কাজ করছে।

সিলিকনের ভৌত সীমাবদ্ধতা অতিক্রম করা

কয়েক দশক ধরে সেমিকন্ডাক্টর শিল্প মুর্স-এর সূত্রের (Moore’s Law) ওপর নির্ভরশীল ছিল—যা প্রতিটি উপাদানের আকার ছোট করার মাধ্যমে ট্রানজিস্টর ডেনসিটি বা ঘনত্ব দ্বিগুণ করার একটি নীতি। তবে, ট্রানজিস্টর যখন মাত্র কয়েক ডজন ন্যানোমিটারের স্কেলে পৌঁছে যায়, তখন কোয়ান্টাম মেকানিক্স তাদের কার্যকারিতায় বাধা দিতে শুরু করে, যার ফলে আরও ক্ষুদ্রাকৃতি করা প্রায় অসম্ভব হয়ে পড়ে।

IBM-এর সমাধান হলো অনুভূমিক সম্প্রসারণ (horizontal expansion) থেকে উলম্ব ঘনত্বের (vertical density) দিকে একটি কৌশলগত পরিবর্তন। একটি "nanostack" আর্কিটেকচার ব্যবহার করে, কোম্পানিটি সফলভাবে Complementary Field-Effect Transistors (CFETs) প্রয়োগ করেছে। এই পদ্ধতিটি ইঞ্জিনিয়ারদের একটি মাত্র সিলিকন চিপের ওপর উলম্বভাবে ট্রানজিস্টরের দুটি স্তর সাজানোর সুযোগ দেয়, যা IBM-এর ২০২১ সালের অত্যাধুনিক প্রযুক্তির তুলনায় কার্যকরভাবে ঘনত্ব দ্বিগুণ করে।

Nanostack-এর পেছনের প্রকৌশল

এর ফ্যাব্রিকেশন প্রক্রিয়াটি অনেকটা লেয়ার কেকের মতো কাজ করে। ইঞ্জিনিয়াররা প্রথমে সিলিকনের ওপর ট্রানজিস্টরের একটি স্তর তৈরি করেন, তার ওপর একটি নতুন সিলিকন স্তর স্থাপন করেন এবং তারপরে প্রথম স্তরের ঠিক উপরে ট্রানজিস্টরের দ্বিতীয় স্তরটি তৈরি করেন। IBM-এর বিশেষ উদ্ভাবনটি রয়েছে এর "staggered" বা ধাপযুক্ত ডিজাইনে; অন্যান্য CFET পদ্ধতির মতো নয়, এখানে দ্বিতীয় স্তরটি প্রথম স্তরের ঠিক উপরে বসে না, যা উপাদানগুলোকে সংযুক্ত করার জন্য প্রয়োজনীয় জটিল ওয়্যারিং বা তারের সংযোগকে উল্লেখযোগ্যভাবে সহজ করে তোলে।

প্রযুক্তিগতভাবে, এটি "nanosheet" প্রযুক্তির ওপর ভিত্তি করে তৈরি। IBM-এর আর্কিটেকচারে, ট্রানজিস্টর চ্যানেলটি তিনটি ন্যানোশিট নিয়ে গঠিত, যার প্রতিটি মাত্র ১৫টি পরমাণুর পুরু এবং তাদের মধ্যে নয় ন্যানোমিটারের ব্যবধান রয়েছে। যদিও IBM এটিকে "0.7 ন্যানোমিটার" নোড হিসেবে অভিহিত করে, এটি মূলত একটি জেনারেশনাল মার্কেটিং টার্ম বা বিপণন শব্দ, ট্রানজিস্টরের প্রকৃত ভৌত মাপ নয়।

পারফরম্যান্স বৃদ্ধি এবং শিল্পের ওপর প্রভাব

হাই-পারফরম্যান্স কম্পিউটিংয়ের ক্ষেত্রে এর প্রভাব বৈপ্লবিক। IBM জানিয়েছে যে, এই নতুন আর্কিটেকচারটি আগের প্রজন্মের তুলনায় একই সময়ে ৫০% বেশি কাজ করতে পারে এবং ৭০% পর্যন্ত বেশি শক্তি-সাশ্রয়ী (energy-efficient)।

AI এবং ডেটা সেন্টারের ভবিষ্যতের জন্য এই দক্ষতা অত্যন্ত গুরুত্বপূর্ণ, যেখানে শক্তি খরচ এবং তাপ ব্যবস্থাপনা (thermal management) প্রধান বাধা হিসেবে কাজ করে। IBM রিসার্চের ডিরেক্টর জে গ্যামবেটা (Jay Gambetta) ধারণা করছেন যে, আগামী দশকের মধ্যে ডেটা সেন্টারগুলোতে ন্যানোস্ট্যাকিং ব্যাপকভাবে ব্যবহৃত হবে। তদুপরি, যেহেতু এই আর্কিটেকচারটি সাধারণ উদ্দেশ্যে (general-purpose) ব্যবহারযোগ্য, তাই IBM বিভিন্ন হার্ডওয়্যার যেমন CPU এবং GPU-তে এই ডিজাইনটি অন্তর্ভুক্ত করার জন্য প্রস্তুতকারকদের সাথে সহযোগিতা করার পরিকল্পনা করছে।

উৎপাদন সংক্রান্ত বাধা অতিক্রম করা

প্রতিশ্রুতি থাকা সত্ত্বেও, ব্যাপক উৎপাদনের পথে দুটি প্রধান বাধা রয়েছে: ইল্ড রেট (yield rates) এবং "থার্মাল বাজেট" (thermal budget)। যেহেতু স্তরগুলো স্তরে স্তরে সাজানো থাকে, তাই ওপরের বা নিচের যেকোনো একটি স্তরে ত্রুটি দেখা দিলে পুরো চিপটিই অকেজো হয়ে যায়, যা উৎপাদন খরচ বাড়িয়ে দিতে পারে। উপরন্তু, নিচের স্তরের সংযোগগুলো গলে যাওয়া রোধ করতে ইঞ্জিনিয়ারদের অবশ্যই ৪০০° সেলসিয়াসের নিচে তাপমাত্রায় উপরের স্তরগুলো তৈরি করতে হবে—IBM দাবি করেছে যে তারা এটি অর্জন করতে সক্ষম হয়েছে, যদিও এর সুনির্দিষ্ট প্রযুক্তিগত বিবরণ গোপনীয় রাখা হয়েছে।

মূল বিষয়সমূহ

• Vertical Scaling: IBM-এর nanostack আর্কিটেকচার ট্রানজিস্টরগুলোকে উলম্বভাবে সাজাতে CFET প্রযুক্তি ব্যবহার করে, যা প্রথাগত অনুভূমিক ক্ষুদ্রাকৃতির ভৌত সীমাবদ্ধতাগুলোকে এড়িয়ে যায়।
• Massive Efficiency Gains: নতুন ডিজাইনটি পারফরম্যান্সে ৫০% বৃদ্ধি এবং শক্তি সাশ্রয়ে ৭০% উন্নতি প্রদান করে, যা ভবিষ্যতের ডেটা সেন্টার এবং AI ওয়ার্কলোডের জন্য অত্যন্ত গুরুত্বপূর্ণ।
• Extended Roadmap: শিল্প বিশেষজ্ঞরা পরামর্শ দিচ্ছেন যে, এই যুগান্তকারী আবিষ্কার মুর্স-এর সূত্রের (Moore’s Law) রোডম্যাপে আরও ১০ থেকে ১৫ বছর যোগ করেছে।