IBMની નવી Nanostack ચિપ મૂરના નિયમ (Moore’s Law) ને એક દાયકા સુધી લંબાવી શકે છે

IBM એ નખના કદ કરતાં પણ નાના વિસ્તારમાં 100 અબજ ટ્રાન્ઝિસ્ટર ધરાવતી એક ક્રાંતિકારી પ્રોટોટાઇપ ચિપનું અનાવરણ કર્યું છે, જે સેમિકન્ડક્ટર ડિઝાઇનમાં એક મોટા પરિવર્તનની સંકેત આપે છે. ટ્રાન્ઝિસ્ટરના કદને ઘટાડવાને બદલે તેને ઊભી રીતે (vertically) એકબીજા પર ગોઠવવાની (stacking) પદ્ધતિ અપનાવીને, IBM સિલિકોનની ભૌતિક મર્યાદાઓને દૂર કરી અભૂતપૂર્વ કમ્પ્યુટેશનલ પાવર મેળવવાનો પ્રયાસ કરી રહી છે.

સિલિકોનની ભૌતિક મર્યાદાઓને તોડવી

દાયકાઓથી, સેમિકન્ડક્ટર ઉદ્યોગ મૂરના નિયમ (Moore’s Law) પર આધારિત રહ્યો છે—જે વ્યક્તિગત ઘટકોના કદને ઘટાડીને ટ્રાન્ઝિસ્ટરની ઘનતા બમણી કરવાનો સિદ્ધાંત છે. જોકે, જેમ જેમ ટ્રાન્ઝિસ્ટર થોડા ડઝન નેનોમીટરના સ્કેલ સુધી પહોંચે છે, તેમ ક્વોન્ટમ મિકેનિક્સ તેમની કાર્યક્ષમતામાં દખલ કરવાનું શરૂ કરે છે, જેના કારણે વધુ નાનું બનાવવું લગભગ અશક્ય બની જાય છે.

IBM નો ઉકેલ આડું વિસ્તરણ (horizontal expansion) કરવાને બદલે ઊભી ઘનતા (vertical density) તરફનું વ્યૂહાત્મક પરિવર્તન છે. "nanostack" આર્કિટેક્ચરનો ઉપયોગ કરીને, કંપનીએ સફળતાપૂર્વક Complementary Field-Effect Transistors (CFETs) લાગુ કર્યા છે. આ અભિગમ એન્જિનિયરોને સિંગલ સિલિકોન ચિપ પર ટ્રાન્ઝિસ્ટરના બે સ્તર ઊભી રીતે ગોઠવવાની મંજૂરી આપે છે, જે IBM ની 2021 ની અત્યાધુનિક ટેકનોલોજીની સરખામણીમાં ઘનતાને અસરકારક રીતે બમણી કરે છે.

Nanostack પાછળનું એન્જિનિયરિંગ

ફેબ્રિકેશન પ્રક્રિયા લેયર કેક જેવી જ કામ કરે છે. એન્જિનિયરો પહેલા સિલિકોન પર ટ્રાન્ઝિસ્ટરનું એક સ્તર બનાવે છે, તેની ઉપર સિલિકોનનું નવું સ્તર મૂકે છે, અને પછી પ્રથમ સ્તરની બરાબર ઉપર ટ્રાન્ઝિસ્ટરનું બીજું સ્તર બનાવે છે. IBM નું વિશિષ્ટ ઇનોવેશન "staggered" ડિઝાઇનમાં રહેલું છે; અન્ય CFET અભિગમોથી વિપરીત, બીજું સ્તર પ્રથમ સ્તરની બરાબર ઉપર હોતું નથી, જે ઘટકોને જોડવા માટે જરૂરી જટિલ વાયરિંગને નોંધપાત્ર રીતે સરળ બનાવે છે.

ટેકનિકલ રીતે, આ "nanosheet" ટેકનોલોજી પર આધારિત છે. IBM ના આર્કિટેક્ચરમાં, ટ્રાન્ઝિસ્ટર ચેનલ ત્રણ નેનોશીટ્સની બનેલી છે, જેમાંથી દરેક માત્ર 15 પરમાણુ જેટલી જાડી છે અને નવ નેનોમીટરના અંતરે છે. જોકે IBM આને "0.7 નેનોમીટર" નોડ તરીકે ઓળખાવે છે, પરંતુ આ ટ્રાન્ઝિસ્ટરના કદનું ભૌતિક માપ હોવાને બદલે એક જનરેશનલ માર્કેટિંગ શબ્દ છે.

કામગીરીમાં વધારો અને ઉદ્યોગ પર પ્રભાવ

હાઈ-પરફોર્મન્સ કમ્પ્યુટિંગ માટે આના પરિણામો પરિવર્તનકારી છે. IBM એ અહેવાલ આપ્યો છે કે આ નવું આર્કિટેક્ચર અગાઉની પેઢીઓની સરખામણીમાં 70% વધુ ઉર્જા-કાર્યક્ષમ હોવાની સાથે સાથે તેટલા જ સમયગાળામાં 50% વધુ કામ કરી શકે છે.

AI અને ડેટા સેન્ટર્સના ભવિષ્ય માટે આ કાર્યક્ષમતા અત્યંત મહત્વપૂર્ણ છે, જ્યાં ઉર્જા વપરાશ અને થર્મલ મેનેજમેન્ટ (તાપમાન વ્યવસ્થાપન) મુખ્ય અવરોધ છે. IBM રિસર્ચના ડાયરેક્ટર જય ગેમ્બેટા અપેક્ષા રાખે છે કે આગામી દાયકા દરમિયાન ડેટા સેન્ટર્સમાં નેનોસ્ટેકિંગનો વ્યાપક ઉપયોગ કરવામાં આવશે. વધુમાં, આ આર્કિટેક્ચર જનરલ-પર્પઝ હોવાથી, IBM વિવિધ હાર્ડવેર, જેમાં CPUs અને GPUs નો સમાવેશ થાય છે, તેમાં આ ડિઝાઇનને એકીકૃત કરવા માટે ઉત્પાદકો સાથે સહયોગ કરવા ઈચ્છે છે.

ઉત્પાદન અવરોધોને પાર કરવા

આ આશાસ્પદ ટેકનોલોજી હોવા છતાં, મોટા પાયે ઉત્પાદન માટેના માર્ગમાં બે મુખ્ય અવરોધો છે: યીલ્ડ રેટ (yield rates) અને "થર્મલ બજેટ". સ્તરો એકબીજા પર ગોઠવેલા હોવાથી, ઉપરના અથવા નીચેના સ્તરના કોઈપણ એકમાં નિષ્ફળતા આવવાથી આખી ચિપ નિષ્ફળ જાય છે, જેનાથી ઉત્પાદન ખર્ચ વધી શકે છે. આ ઉપરાંત, નીચેના સ્તરના કનેક્શન પીગળી ન જાય તે માટે એન્જિનિયરોએ ઉપરના સ્તરોને 400°C થી નીચેના તાપમાને બનાવવા પડે છે—IBM એ દાવો કર્યો છે કે તેઓ આ સિદ્ધિ મેળવી ચૂક્યા છે, જોકે ચોક્કસ ટેકનિકલ વિગતો ગુપ્ત (proprietary) રાખવામાં આવી છે.

મુખ્ય મુદ્દાઓ

• વર્ટિકલ સ્કેલિંગ: IBM નું નેનોસ્ટેક આર્કિટેક્ચર ટ્રાન્ઝિસ્ટરને ઊભી રીતે ગોઠવવા માટે CFET ટેકનોલોજીનો ઉપયોગ કરે છે, જે પરંપરાગત આડું સંકોચન (horizontal shrinking) ની ભૌતિક મર્યાદાઓને દૂર કરે છે.
• ભારે કાર્યક્ષમતામાં વધારો: નવું ડિઝાઇન કામગીરીમાં 50% વધારો અને ઉર્જા કાર્યક્ષમતામાં 70% સુધારો આપે છે, જે ભવિષ્યના ડેટા સેન્ટર્સ અને AI વર્કલોડ માટે નિર્ણાયક છે.
• વિસ્તૃત રોડમેપ: ઉદ્યોગના નિષ્ણાતો સૂચવે છે કે આ સફળતા મૂરના નિયમ (Moore’s Law) ના રોડમેપમાં વધુ 10 થી 15 વર્ષ ઉમેરે છે.