شريحة Nanostack الجديدة من IBM قد تمدد قانون مور لعقد من الزمان

كشفت IBM عن نموذج أولي لشريحة رائدة تضم 100 مليار ترانزستور في مساحة لا تتجاوز حجم ظفر الإصبع، مما يشير إلى تحول هائل في تصميم أشباه الموصلات. ومن خلال التحول من تصغير الترانزستورات إلى تكديسها عمودياً، تعالج IBM الحدود الفيزيائية للسيليكون لفتح آفاق غير مسبوقة من القدرة الحوسبية.

كسر الحدود الفيزيائية للسيليكون

لعقود من الزمن، اعتمدت صناعة أشباه الموصلات على قانون مور — وهو مبدأ مضاعفة كثافة الترانزستورات عن طريق تصغير المكونات الفردية. ومع ذلك، عندما تقترب الترانزستورات من مقياس بضع عشرات من النانومترات، تبدأ ميكانيكا الكم في التدخل في وظائفها، مما يجعل المزيد من التصغير أمراً مستحيلاً تقريباً.

يتمثل حل IBM في تحول استراتيجي من التوسع الأفقي إلى الكثافة العمودية. وباستخدام بنية "nanostack"، نجحت الشركة في تنفيذ ترانزستورات التأثير الميداني المتممة (CFETs). يسمح هذا النهج للمهندسين بتكديس طبقتين من الترانزستورات عمودياً على شريحة سيليكون واحدة، مما يضاعف الكثافة فعلياً مقارنة بأحدث تقنيات IBM في عام 2021.

الهندسة الكامنة وراء الـ Nanostack

تعمل عملية التصنيع بشكل مشابه لكعكة الطبقات. يقوم المهندسون أولاً ببناء طبقة من الترانزستورات على السيليكون، ثم يضعون طبقة سيليكون جديدة فوقها، وبعد ذلك يصنعون طبقة ثانية من الترانزستورات مباشرة فوق الأولى. يكمن ابتكار IBM المحدد في التصميم "المتدرج" (staggered)؛ فخلافاً لنهج CFET الأخرى، لا تستقر الطبقة الثانية مباشرة فوق الأولى، مما يبسط بشكل كبير التوصيلات السلكية المعقدة المطلوبة لربط المكونات.

من الناحية التقنية، يعتمد هذا على تقنية "nanosheet". في بنية IBM، تتكون قناة الترانزستور من ثلاث طبقات نانوية (nanosheets)، سمك كل منها 15 ذرة فقط، وتفصل بينها مسافة تسعة نانومترات. وبينما تشير IBM إلى هذا بأنه عقد "0.7 نانومتر"، فإن هذا مصطلح تسويقي جيلي وليس قياساً فيزيائياً لحجم الترانزستور نفسه.

مكاسب الأداء وتأثيرها على الصناعة

إن التداعيات على الحوسبة عالية الأداء هي تحول جذري. وتفيد IBM بأن هذه البنية الجديدة يمكنها أداء مهام أكثر بنسبة تصل إلى 50% في نفس الإطار الزمني، مع كونها أكثر كفاءة في استهلاك الطاقة بنسبة تصل إلى 70% مقارنة بالأجيال السابقة.

وتعد هذه الكفاءات حاسمة لمستقبل الذكاء الاصطناعي ومراكز البيانات، حيث يمثل استهلاك الطاقة والإدارة الحرارية عوائق رئيسية. ويتوقع جاي غامبيتا، مدير أبحاث IBM، أن يتم نشر تقنية nanostacking على نطاق واسع في مراكز البيانات خلال العقد القادم. علاوة على ذلك، ولأن هذه البنية عامة الأغراض، تعتزم IBM التعاون مع المصنعين لدمج هذا التصميم في مختلف الأجهزة، بما في ذلك وحدات المعالجة المركزية (CPUs) ووحدات معالجة الرسومات (GPUs).

التغلب على عقبات التصنيع

رغم الوعود التي تقدمها، يواجه الطريق نحو الإنتاج الضخم عقبتين رئيسيتين: معدلات العائد (yield rates) و"الميزانية الحرارية" (thermal budget). نظرًا لأن الطبقات متراكمة، فإن أي فشل في الطبقة العليا أو السفلى يؤدي إلى فشل الشريحة بالكامل، مما قد يزيد من تكاليف التصنيع. بالإضافة إلى ذلك، يجب على المهندسين تصنيع الطبقات العليا في درجات حرارة أقل من 400 درجة مئوية لتجنب صهر توصيلات الطبقة السفلية — وهو إنجاز تزعم IBM أنها حققته، رغم أن التفاصيل التقنية المحددة تظل سرية ومملوكة للشركة.

النقاط الرئيسية

  • التوسع العمودي: تستخدم بنية nanostack من IBM تقنية CFET لتكديس الترانزستورات عمودياً، متجاوزة بذلك الحدود الفيزيائية للتصغير الأفقي التقليدي.
  • مكاسب هائلة في الكفاءة: يوفر التصميم الجديد زيادة بنسبة 50% في الأداء وتحسناً بنسبة 70% في كفاءة الطاقة، وهو أمر بالغ الأهمية لمراكز البيانات وأعباء عمل الذكاء الاصطناعي في المستقبل.
  • خارطة طريق ممتدة: يشير خبراء الصناعة إلى أن هذا الاختراق يضيف من 10 إلى 15 عاماً أخرى إلى خارطة طريق قانون مور.