ชิป Nanostack ใหม่ของ IBM อาจช่วยยืดอายุของกฎของมัวร์ (Moore’s Law) ออกไปได้อีกหนึ่งทศวรรษ

IBM ได้เปิดตัวชิปต้นแบบที่ล้ำสมัยซึ่งประกอบด้วยทรานซิสเตอร์ถึง 1 แสนล้านตัวบนพื้นที่ขนาดไม่เกินเล็บมือ ซึ่งถือเป็นการส่งสัญญาณถึงการเปลี่ยนแปลงครั้งใหญ่ในการออกแบบเซมิคอนดักเตอร์ ด้วยการเปลี่ยนแนวทางจากการลดขนาดทรานซิสเตอร์มาเป็นการวางซ้อนกันในแนวตั้ง IBM กำลังจัดการกับข้อจำกัดทางกายภาพของซิลิคอนเพื่อปลดล็อกพลังในการประมวลผลที่ไม่เคยมีมาก่อน

การก้าวข้ามขีดจำกัดทางกายภาพของซิลิคอน

เป็นเวลาหลายทศวรรษที่อุตสาหกรรมเซมิคอนดักเตอร์พึ่งพากฎของมัวร์ (Moore’s Law) ซึ่งเป็นหลักการเพิ่มความหนาแน่นของทรานซิสเตอร์เป็นสองเท่าด้วยการลดขนาดส่วนประกอบแต่ละชิ้น อย่างไรก็ตาม เมื่อทรานซิสเตอร์มีขนาดเข้าใกล้ระดับไม่กี่สิบนาโนเมตร กลศาสตร์ควอนตัมก็เริ่มเข้ามาแทรกแซงการทำงาน ทำให้การทำให้มีขนาดเล็กลงไปกว่านี้แทบจะเป็นไปไม่ได้

ทางออกของ IBM คือการเปลี่ยนกลยุทธ์จากการขยายในแนวราบมาเป็นการเพิ่มความหนาแน่นในแนวตั้ง ด้วยการใช้สถาปัตยกรรม "nanostack" บริษัทประสบความสำเร็จในการนำ Complementary Field-Effect Transistors (CFETs) มาใช้งาน แนวทางนี้ช่วยให้วิศวกรสามารถวางทรานซิสเตอร์ซ้อนกันสองชั้นในแนวตั้งบนชิปซิลิคอนเพียงชิ้นเดียว ซึ่งช่วยเพิ่มความหนาแน่นขึ้นเป็นสองเท่าเมื่อเทียบกับเทคโนโลยีล้ำสมัยของ IBM ในปี 2021

วิศวกรรมเบื้องหลัง Nanostack

กระบวนการผลิตมีลักษณะคล้ายกับเค้กชั้น วิศวกรจะสร้างชั้นของทรานซิสเตอร์บนซิลิคอนก่อน จากนั้นจึงวางชั้นซิลิคอนใหม่ทับลงไป และผลิตทรานซิสเตอร์ชั้นที่สองไว้เหนือชั้นแรกโดยตรง นวัตกรรมเฉพาะของ IBM อยู่ที่การออกแบบแบบ "staggered" (เหลื่อมกัน) ซึ่งแตกต่างจากแนวทาง CFET อื่นๆ ตรงที่ชั้นที่สองจะไม่ได้วางทับอยู่บนชั้นแรกโดยตรง ซึ่งช่วยลดความซับซ้อนของการเดินสายไฟที่จำเป็นในการเชื่อมต่อส่วนประกอบต่างๆ ได้อย่างมาก

ในทางเทคนิค สิ่งนี้ต่อยอดมาจากเทคโนโลยี "nanosheet" ในสถาปัตยกรรมของ IBM ช่องสัญญาณทรานซิสเตอร์ประกอบด้วย nanosheet สามแผ่น แต่ละแผ่นมีความหนาเพียง 15 อะตอม และวางห่างกันเก้านาโนเมตร แม้ว่า IBM จะเรียกสิ่งนี้ว่าโหนด "0.7 นาโนเมตร" แต่นี่เป็นเพียงคำศัพท์ทางการตลาดเพื่อระบุยุคสมัย มากกว่าจะเป็นการวัดขนาดทางกายภาพของตัวทรานซิสเตอร์เอง

ประสิทธิภาพที่เพิ่มขึ้นและผลกระทบต่ออุตสาหกรรม

ผลกระทบต่อการประมวลผลประสิทธิภาพสูง (high-performance computing) นั้นถือเป็นการเปลี่ยนแปลงครั้งสำคัญ IBM รายงานว่าสถาปัตยกรรมใหม่นี้สามารถทำงานได้มากขึ้นถึง 50% ในช่วงเวลาเท่าเดิม ในขณะที่มีประสิทธิภาพการใช้พลังงานดีขึ้นถึง 70% เมื่อเทียบกับรุ่นก่อนหน้า

ประสิทธิภาพเหล่านี้มีความสำคัญอย่างยิ่งต่ออนาคตของ AI และดาต้าเซ็นเตอร์ (data centers) ซึ่งการใช้พลังงานและการจัดการความร้อนเป็นอุปสรรคสำคัญ Jay Gambetta ผู้อำนวยการฝ่ายวิจัยของ IBM คาดการณ์ว่าเทคโนโลยี nanostacking จะถูกนำไปใช้อย่างแพร่หลายในดาต้าเซ็นเตอร์ภายในทศวรรษหน้า นอกจากนี้ เนื่องจากสถาปัตยกรรมนี้เป็นแบบอเนกประสงค์ IBM จึงตั้งใจที่จะร่วมมือกับผู้ผลิตเพื่อนำการออกแบบนี้ไปรวมเข้ากับฮาร์ดแวร์ต่างๆ รวมถึง CPU และ GPU

การเอาชนะอุปสรรคในการผลิต

แม้จะดูมีความหวัง แต่เส้นทางสู่การผลิตจำนวนมากยังต้องเผชิญกับอุปสรรคสำคัญสองประการ ได้แก่ อัตราผลตอบแทน (yield rates) และ "งบประมาณความร้อน" (thermal budget) เนื่องจากการวางซ้อนกันเป็นชั้นๆ หากเกิดความผิดพลาดในชั้นบนหรือชั้นล่างจะส่งผลให้ชิปทั้งชิ้นเสียทันที ซึ่งอาจทำให้ต้นทุนการผลิตสูงขึ้น นอกจากนี้ วิศวกรต้องผลิตชั้นบนที่อุณหภูมิต่ำกว่า 400°C เพื่อหลีกเลี่ยงไม่ให้จุดเชื่อมต่อของชั้นล่างละลาย ซึ่ง IBM อ้างว่าสามารถทำได้สำเร็จแล้ว แม้ว่ารายละเอียดทางเทคนิคเฉพาะจะยังคงเป็นความลับทางการค้าก็ตาม

สรุปประเด็นสำคัญ

• การขยายขนาดในแนวตั้ง (Vertical Scaling): สถาปัตยกรรม nanostack ของ IBM ใช้เทคโนโลยี CFET เพื่อวางทรานซิสเตอร์ซ้อนกันในแนวตั้ง ซึ่งเป็นการก้าวข้ามขีดจำกัดทางกายภาพของการลดขนาดในแนวราบแบบเดิม
• ประสิทธิภาพที่เพิ่มขึ้นอย่างมหาศาล: การออกแบบใหม่นี้ช่วยเพิ่มประสิทธิภาพการทำงานขึ้น 50% และปรับปรุงประสิทธิภาพการใช้พลังงานได้ถึง 70% ซึ่งสำคัญอย่างยิ่งสำหรับดาต้าเซ็นเตอร์และภาระงาน AI ในอนาคต
• การขยายแผนงาน (Roadmap): ผู้เชี่ยวชาญในอุตสาหกรรมชี้ว่าความสำเร็จครั้งนี้ช่วยต่ออายุแผนงานของกฎของมัวร์ (Moore’s Law) ออกไปได้อีก 10 ถึง 15 ปี