Chip Nanostack mới của IBM có thể kéo dài Định luật Moore thêm một thập kỷ

IBM vừa công bố một mẫu chip nguyên mẫu mang tính đột phá với 100 tỷ bóng bán dẫn trên một diện tích không lớn hơn móng tay, báo hiệu một sự chuyển dịch lớn trong thiết kế bán dẫn. Bằng cách chuyển hướng từ việc thu nhỏ các bóng bán dẫn sang xếp chồng chúng theo chiều dọc, IBM đang giải quyết các giới hạn vật lý của silicon để khai phá sức mạnh tính toán chưa từng có.

Phá vỡ các giới hạn vật lý của Silicon

Trong nhiều thập kỷ, ngành công nghiệp bán dẫn đã dựa vào Định luật Moore—nguyên lý gấp đôi mật độ bóng bán dẫn bằng cách thu nhỏ các thành phần riêng lẻ. Tuy nhiên, khi các bóng bán dẫn tiến dần đến quy mô chỉ vài chục nanomet, cơ học lượng tử bắt đầu can thiệp vào chức năng của chúng, khiến việc thu nhỏ thêm gần như là không thể.

Giải pháp của IBM là một sự chuyển dịch chiến lược từ mở rộng theo chiều ngang sang tăng mật độ theo chiều dọc. Sử dụng kiến trúc "nanostack", công ty đã triển khai thành công các bóng bán dẫn hiệu ứng trường bổ sung (CFETs). Cách tiếp cận này cho phép các kỹ sư xếp chồng hai lớp bóng bán dẫn theo chiều dọc trên một chip silicon duy nhất, giúp tăng gấp đôi mật độ so với công nghệ tiên tiến nhất của IBM vào năm 2021.

Kỹ thuật đằng sau Nanostack

Quy trình chế tạo hoạt động tương tự như một chiếc bánh nhiều lớp. Các kỹ sư trước tiên xây dựng một lớp bóng bán dẫn trên silicon, đặt một lớp silicon mới lên trên, sau đó chế tạo lớp bóng bán dẫn thứ hai ngay phía trên lớp thứ nhất. Sự đổi mới cụ thể của IBM nằm ở thiết kế "so le" (staggered); không giống như các phương pháp CFET khác, lớp thứ hai không nằm trực tiếp trên lớp thứ nhất, điều này giúp đơn giản hóa đáng kể hệ thống dây dẫn phức tạp cần thiết để kết nối các thành phần.

Về mặt kỹ thuật, điều này dựa trên công nghệ "nanosheet". Trong kiến trúc của IBM, kênh bóng bán dẫn bao gồm ba tấm nanosheet, mỗi tấm chỉ dày 15 nguyên tử và cách nhau 9 nanomet. Mặc dù IBM gọi đây là tiến trình "0,7 nanomet", nhưng đây là một thuật ngữ tiếp thị theo thế hệ hơn là phép đo vật lý về kích thước thực tế của chính bóng bán dẫn.

Cải thiện hiệu suất và Tác động ngành

Những tác động đối với tính toán hiệu năng cao là vô cùng to lớn. IBM báo cáo rằng kiến trúc mới này có thể thực hiện khối lượng công việc nhiều hơn tới 50% trong cùng một khoảng thời gian, đồng thời tiết kiệm năng lượng hơn tới 70% so với các thế hệ trước.

Những hiệu quả này đóng vai trò then chốt cho tương lai của AI và các trung tâm dữ liệu, nơi tiêu thụ năng lượng và quản lý nhiệt là những nút thắt chính. Jay Gambetta, Giám đốc Nghiên cứu của IBM, dự đoán rằng công nghệ xếp chồng nano (nanostacking) sẽ được triển khai rộng rãi trong các trung tâm dữ liệu trong thập kỷ tới. Hơn nữa, vì đây là kiến trúc đa dụng, IBM dự định hợp tác với các nhà sản xuất để tích hợp thiết kế này vào nhiều loại phần cứng khác nhau, bao gồm cả CPU và GPU.

Vượt qua các rào cản sản xuất

Bất chấp những triển vọng, con đường tiến tới sản xuất hàng loạt phải đối mặt với hai trở ngại lớn: tỷ lệ thành phẩm (yield rates) và "ngân sách nhiệt" (thermal budget). Vì các lớp được xếp chồng lên nhau, một lỗi ở lớp trên hoặc lớp dưới đều dẫn đến việc hỏng toàn bộ chip, có khả năng làm tăng chi phí sản xuất. Ngoài ra, các kỹ sư phải chế tạo các lớp trên ở nhiệt độ dưới 400°C để tránh làm nóng chảy các kết nối của lớp bên dưới—một kỳ tích mà IBM tuyên bố đã đạt được, mặc dù các chi tiết kỹ thuật cụ thể vẫn được giữ bí mật.

Các điểm chính cần lưu ý

  • Mở rộng theo chiều dọc: Kiến trúc nanostack của IBM sử dụng công nghệ CFET để xếp chồng các bóng bán dẫn theo chiều dọc, vượt qua các giới hạn vật lý của việc thu nhỏ theo chiều ngang truyền thống.
  • Cải thiện hiệu suất vượt trội: Thiết kế mới mang lại hiệu suất tăng 50% và hiệu quả năng lượng cải thiện 70%, điều cực kỳ quan trọng cho các trung tâm dữ liệu và khối lượng công việc AI trong tương lai.
  • Kéo dài lộ trình: Các chuyên gia trong ngành cho rằng bước đột phá này sẽ kéo dài lộ trình của Định luật Moore thêm từ 10 đến 15 năm nữa.