IBMの新しいNanostackチップ、ムーアの法則を10年延長する可能性
IBMは、爪ほどの面積に1,000億個のトランジスタを搭載した画期的なプロトタイプチップを発表しました。これは半導体設計における大規模な転換を意味します。トランジスタの微細化から垂直方向への積層へと舵を切ることで、IBMはシリコンの物理的限界に対処し、かつてない計算能力を引き出そうとしています。
シリコンの物理的限界を打破する
何十年もの間、半導体業界は、個々のコンポーネントを微細化することでトランジスタ密度を倍増させるという「ムーアの法則」に依存してきました。しかし、トランジスタが数十ナノメートルの規模に近づくと、量子力学がその機能に干渉し始め、さらなる微細化はほぼ不可能になります。
IBMの解決策は、水平方向の拡大から垂直方向の密度へと戦略を転換することです。「nanostack」アーキテクチャを使用することで、同社は相補型電界効果トランジスタ（CFET）の実装に成功しました。このアプローチにより、エンジニアは単一のシリコンチップ上に2層のトランジスタを垂直に積み重ねることができ、IBMの2021年の最先端技術と比較して密度を実質的に倍増させることができます。
Nanostackを支えるエンジニアリング
製造プロセスはレイヤーケーキに似ています。まずエンジニアがシリコン上にトランジスタの層を構築し、その上に新しいシリコン層を配置し、次に最初の層の真上に2層目のトランジスタを製造します。IBMの特筆すべき革新は「スタッガード（千鳥状）」設計にあります。他のCFETのアプローチとは異なり、2層目が1層目の真上に重ならないようにすることで、コンポーネントの接続に必要な複雑な配線を大幅に簡素化しています。
技術的には、これは「nanosheet」技術に基づいています。IBMのアーキテクチャでは、トランジスタチャネルは3つのnanosheetで構成されており、それぞれ厚さはわずか15原子分で、9ナノメートルの間隔で配置されています。IBMはこれを「0.7ナノメートル」ノードと呼んでいますが、これはトランジスタ自体の物理的なサイズではなく、世代を示すマーケティング用語です。
パフォーマンスの向上と業界への影響
ハイパフォーマンス・コンピューティングへの影響は劇的なものです。IBMの報告によると、この新しいアーキテクチャは、従来の世代と比較して、同じ時間内で最大50%多くの作業を実行でき、エネルギー効率も最大70%向上しています。
これらの効率性は、エネルギー消費と熱管理が主要なボトルネックとなっているAIやデータセンターの未来にとって極めて重要です。IBMリサーチのディレクターであるJay Gambetta氏は、nanostackingが今後10年以内にデータセンターで広く導入されると予測しています。さらに、このアーキテクチャは汎用的なものであるため、IBMはメーカーと協力して、CPUやGPUを含むさまざまなハードウェアにこの設計を統合することを目指しています。
製造上のハードルを克服する
前途有望ではあるものの、量産への道には「歩留まり」と「サーマルバジェット（熱予算）」という2つの大きな障害があります。層が積み重なっているため、上層または下層のいずれかに欠陥があるとチップ全体が故障することになり、製造コストが増大する可能性があります。さらに、エンジニアは下層の接続部が溶けるのを防ぐために、400°C以下の温度で上層を製造しなければなりません。IBMはこの技術を実現したと主張していますが、具体的な技術詳細は機密事項となっています。
主なポイント
- 垂直スケーリング: IBMのnanostackアーキテクチャは、CFET技術を使用してトランジスタを垂直に積み重ねることで、従来の水平方向の微細化による物理的限界を回避します。
- 劇的な効率向上: 新しい設計は、パフォーマンスを50%向上させ、エネルギー効率を70%改善します。これは将来のデータセンターやAIワークロードにとって極めて重要です。
- ロードマップの延長: 業界の専門家は、この画期的な進歩により、ムーアの法則のロードマップがさらに10年から15年延長されると示唆しています。