IBMs neuer Nanostack-Chip könnte das Mooresche Gesetz um ein Jahrzehnt verlängern

IBM hat einen bahnbrechenden Prototyp-Chip vorgestellt, der 100 Milliarden Transistoren auf einer Fläche beherbergt, die nicht größer als ein Fingernagel ist – ein Zeichen für einen massiven Wandel im Halbleiterdesign. Durch den Wechsel von der Verkleinerung von Transistoren hin zu deren vertikaler Stapelung adressiert IBM die physikalischen Grenzen von Silizium, um eine beispiellose Rechenleistung freizusetzen.

Die physikalischen Grenzen von Silizium durchbrechen

Seit Jahrzehnten verlässt sich die Halbleiterindustrie auf das Mooresche Gesetz – das Prinzip, die Transistordichte durch die Verkleinerung einzelner Komponenten zu verdoppeln. Doch da Transistoren in Dimensionen von nur wenigen Dutzend Nanometern vordringen, beginnt die Quantenmechanik ihre Funktionsweise zu beeinträchtigen, was eine weitere Miniaturisierung nahezu unmöglich macht.

IBMs Lösung ist ein strategischer Wechsel von der horizontalen Expansion zur vertikalen Dichte. Mithilfe einer „Nanostack“-Architektur hat das Unternehmen erfolgreich Complementary Field-Effect Transistors (CFETs) implementiert. Dieser Ansatz ermöglicht es Ingenieuren, zwei Lagen von Transistoren vertikal auf einem einzigen Silizium-Chip zu stapeln, wodurch die Dichte im Vergleich zu IBMs modernster Technologie aus dem Jahr 2021 effektiv verdoppelt wird.

Die Technik hinter dem Nanostack

Der Herstellungsprozess funktioniert ähnlich wie bei einer Schichttorte. Ingenieure bauen zunächst eine Schicht aus Transistoren auf Silizium auf, legen eine neue Siliziumschicht darüber und fertigen dann eine zweite Transistorschicht direkt über der ersten an. Die spezifische Innovation von IBM liegt in einem „versetzten“ (staggered) Design; im Gegensatz zu anderen CFET-Ansätzen liegt die zweite Schicht nicht direkt auf der ersten, was die komplexe Verkabelung zum Verbinden der Komponenten erheblich vereinfacht.

Technisch gesehen baut dies auf der „Nanosheet“-Technologie auf. In der Architektur von IBM besteht der Transistorkanal aus drei Nanosheets, die jeweils nur 15 Atome dick sind und in einem Abstand von neun Nanometern zueinander liegen. Obwohl IBM dies als „0,7-Nanometer“-Knoten bezeichnet, handelt es sich dabei eher um einen Marketingbegriff für die Generation als um ein physisches Maß der Transistorgröße selbst.

Leistungssteigerungen und Auswirkungen auf die Branche

Die Auswirkungen auf das High-Performance Computing sind transformativ. IBM berichtet, dass diese neue Architektur in der gleichen Zeit bis zu 50 % mehr Arbeit verrichten kann und gleichzeitig bis zu 70 % energieeffizienter ist als vorherige Generationen.

Diese Effizienzsteigerungen sind entscheidend für die Zukunft von KI und Rechenzentren, wo der Energieverbrauch und das Wärmemanagement die primären Engpässe darstellen. Jay Gambetta, Director of IBM Research, geht davon aus, dass Nanostacking innerhalb des nächsten Jahrzehnts in Rechenzentren weit verbreitet sein wird. Da die Architektur zudem universell einsetzbar ist, beabsichtigt IBM, mit Herstellern zusammenzuarbeiten, um dieses Design in verschiedene Hardwarekomponenten wie CPUs und GPUs zu integrieren.

Überwindung von Fertigungshürden

Trotz des Versprechens steht der Weg zur Massenproduktion vor zwei großen Hindernissen: Ausbeuteraten (Yield Rates) und dem „thermischen Budget“. Da die Schichten gestapelt sind, führt ein Fehler in der oberen oder unteren Schicht zum Ausfall des gesamten Chips, was potenziell die Herstellungskosten erhöht. Zudem müssen Ingenieure die oberen Schichten bei Temperaturen unter 400 °C fertigen, um das Schmelzen der Verbindungen der darunter liegenden Schicht zu vermeiden – eine Leistung, die IBM laut eigenen Angaben bereits erbracht hat, obwohl spezifische technische Details unter Verschluss bleiben.

Die wichtigsten Erkenntnisse

• Vertikale Skalierung: Die Nanostack-Architektur von IBM nutzt die CFET-Technologie, um Transistoren vertikal zu stapeln und so die physikalischen Grenzen der herkömmlichen horizontalen Verkleinerung zu umgehen.
• Massive Effizienzsteigerungen: Das neue Design bietet eine Leistungssteigerung von 50 % und eine Verbesserung der Energieeffizienz um 70 %, was für zukünftige Rechenzentren und KI-Workloads entscheidend ist.
• Verlängerte Roadmap: Branchenexperten zufolge fügt dieser Durchbruch der Roadmap des Mooreschen Gesetzes weitere 10 bis 15 Jahre hinzu.