IBM की नई Nanostack चिप मूर के नियम (Moore’s Law) को एक दशक तक बढ़ा सकती है
IBM ने एक क्रांतिकारी प्रोटोटाइप चिप का अनावरण किया है, जिसमें एक नाखून के आकार के क्षेत्र में 100 अरब ट्रांजिस्टर शामिल हैं, जो सेमीकंडक्टर डिज़ाइन में एक बड़े बदलाव का संकेत है। ट्रांजिस्टर को छोटा करने के बजाय उन्हें वर्टिकली (लंबवत) स्टैक करने की दिशा में कदम बढ़ाकर, IBM अभूतपूर्व कंप्यूटिंग शक्ति को अनलॉक करने के लिए सिलिकॉन की भौतिक सीमाओं का समाधान कर रहा है।
सिलिकॉन की भौतिक सीमाओं को तोड़ना
दशकों से, सेमीकंडक्टर उद्योग मूर के नियम (Moore’s Law) पर निर्भर रहा है—जो व्यक्तिगत घटकों को छोटा करके ट्रांजिस्टर घनत्व को दोगुना करने का सिद्धांत है। हालाँकि, जैसे-जैसे ट्रांजिस्टर कुछ दर्जन नैनोमीटर के पैमाने के करीब पहुँचते हैं, क्वांटम मैकेनिक्स उनकी कार्यक्षमता में हस्तक्षेप करने लगता है, जिससे आगे का लघुकरण (miniaturization) लगभग असंभव हो जाता है।
IBM का समाधान क्षैतिज विस्तार (horizontal expansion) से वर्टिकल डेंसिटी (लंबवत घनत्व) की ओर एक रणनीतिक बदलाव है। "nanostack" आर्किटेक्चर का उपयोग करते हुए, कंपनी ने सफलतापूर्वक Complementary Field-Effect Transistors (CFETs) को लागू किया है। यह दृष्टिकोण इंजीनियरों को एक ही सिलिकॉन चिप पर ट्रांजिस्टर की दो परतों को लंबवत रूप से स्टैक करने की अनुमति देता है, जो IBM की 2021 की अत्याधुनिक तकनीक की तुलना में घनत्व को प्रभावी ढंग से दोगुना कर देता है।
Nanostack के पीछे की इंजीनियरिंग
निर्माण प्रक्रिया (fabrication process) एक लेयर केक की तरह काम करती है। इंजीनियर पहले सिलिकॉन पर ट्रांजिस्टर की एक परत बनाते हैं, उसके ऊपर सिलिकॉन की एक नई परत रखते हैं, और फिर पहली परत के ठीक ऊपर ट्रांजिस्टर की दूसरी परत का निर्माण करते हैं। IBM का विशिष्ट नवाचार एक "staggered" डिज़ाइन में निहित है; अन्य CFET दृष्टिकोणों के विपरीत, दूसरी परत पहली परत के ठीक ऊपर नहीं बैठती है, जो घटकों को जोड़ने के लिए आवश्यक जटिल वायरिंग को काफी सरल बना देती है।
तकनीकी रूप से, यह "nanosheet" तकनीक पर आधारित है। IBM के आर्किटेक्चर में, ट्रांजिस्टर चैनल में तीन नैनोशीट्स शामिल हैं, जिनमें से प्रत्येक केवल 15 परमाणुओं जितनी मोटी है और नौ नैनोमीटर की दूरी पर है। हालाँकि IBM इसे "0.7 नैनोमीटर" नोड कहता है, लेकिन यह ट्रांजिस्टर के आकार का भौतिक माप होने के बजाय एक जेनरेशनल मार्केटिंग टर्म है।
प्रदर्शन में वृद्धि और उद्योग पर प्रभाव
हाई-परफॉर्मेंस कंप्यूटिंग के लिए इसके निहितार्थ परिवर्तनकारी हैं। IBM की रिपोर्ट के अनुसार, यह नया आर्किटेक्चर पिछली पीढ़ियों की तुलना में 70% तक अधिक ऊर्जा-कुशल होने के साथ-साथ समान समय सीमा में 50% तक अधिक काम कर सकता है।
ये दक्षताएँ AI और डेटा सेंटरों के भविष्य के लिए महत्वपूर्ण हैं, जहाँ ऊर्जा की खपत और थर्मल प्रबंधन (thermal management) प्राथमिक बाधाएँ हैं। IBM रिसर्च के डायरेक्टर जे जय गैम्बेटा (Jay Gambetta) का अनुमान है कि अगले दशक के भीतर डेटा सेंटरों में नैनोस्टैकिंग का व्यापक रूप से उपयोग किया जाएगा। इसके अलावा, क्योंकि यह आर्किटेक्चर सामान्य उद्देश्य (general-purpose) के लिए है, IBM का इरादा निर्माताओं के साथ सहयोग करने का है ताकि इस डिज़ाइन को CPU और GPU सहित विभिन्न हार्डवेयर में एकीकृत किया जा सके।
निर्माण की बाधाओं को पार करना
वादे के बावजूद, बड़े पैमाने पर उत्पादन का रास्ता दो प्रमुख बाधाओं का सामना करता है: यील्ड रेट (yield rates) और "थर्मल बजट"। क्योंकि परतें एक के ऊपर एक रखी जाती हैं, इसलिए ऊपरी या निचली परत में से किसी एक में विफलता का परिणाम पूरी चिप की विफलता के रूप में होता है, जिससे निर्माण लागत बढ़ सकती है। इसके अतिरिक्त, इंजीनियरों को निचली परत के कनेक्शनों को पिघलने से बचाने के लिए ऊपरी परतों का निर्माण 400°C से कम तापमान पर करना होगा—एक ऐसा कारनामा जिसे IBM ने हासिल करने का दावा किया है, हालांकि विशिष्ट तकनीकी विवरण गोपनीय (proprietary) बने हुए हैं।
मुख्य बातें
- वर्टिकल स्केलिंग: IBM का nanostack आर्किटेक्चर ट्रांजिस्टर को लंबवत रूप से स्टैक करने के लिए CFET तकनीक का उपयोग करता है, जो पारंपरिक क्षैतिज संकुचन (horizontal shrinking) की भौतिक सीमाओं को दरकिनार कर देता है।
- भारी दक्षता लाभ: नया डिज़ाइन प्रदर्शन में 50% की वृद्धि और ऊर्जा दक्षता में 70% का सुधार प्रदान करता है, जो भविष्य के डेटा सेंटरों और AI वर्कलोड के लिए महत्वपूर्ण है।
- विस्तारित रोडमैप: उद्योग विशेषज्ञों का सुझाव है कि यह सफलता मूर के नियम (Moore’s Law) के रोडमैप में 10 से 15 साल और जोड़ देती है।