IBM ਦੀ ਨਵੀਂ Nanostack ਚਿੱਪ ਮੂਰ ਦੇ ਨਿਯਮ (Moore’s Law) ਨੂੰ ਇੱਕ ਦਹਾਕੇ ਤੱਕ ਵਧਾ ਸਕਦੀ ਹੈ

IBM ਨੇ ਇੱਕ ਕ੍ਰਾਂਤੀਕਾਰੀ ਪ੍ਰੋਟੋਟਾਈਪ ਚਿੱਪ ਦਾ अनाਹਰਣ ਕੀਤਾ ਹੈ, ਜਿਸ ਵਿੱਚ ਇੱਕ ਨਹੁੰ ਦੇ ਆਕਾਰ ਦੇ ਖੇਤਰ ਵਿੱਚ 100 ਅਰਬ ਟ੍ਰਾਂਜ਼ਿਸਟਰ ਹਨ, ਜੋ ਸੈਮੀਕੰਡਕਟਰ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਇੱਕ ਵੱਡੇ ਬਦਲਾਅ ਦਾ ਸੰਕੇਤ ਦਿੰਦਾ ਹੈ। ਟ੍ਰਾਂਜ਼ਿਸਟਰਾਂ ਨੂੰ ਛੋਟਾ ਕਰਨ ਦੀ ਬਜਾਏ ਉਹਨਾਂ ਨੂੰ ਲੰਬਾਈ (vertically) ਵਿੱਚ ਇੱਕ ਦੂਜੇ ਦੇ ਉੱਪਰ ਲਗਾਉਣ (stacking) ਵੱਲ ਵਧ ਕੇ, IBM ਸਿਲੀਕਾਨ ਦੀਆਂ ਭੌਤਿਕ ਸੀਮਾਵਾਂ ਨੂੰ ਹੱਲ ਕਰ ਰਿਹਾ ਹੈ ਤਾਂ ਜੋ ਬੇਮਿਸਾਲ ਕੰਪਿਊਟੇਸ਼ਨਲ ਸ਼ਕਤੀ ਪ੍ਰਾਪਤ ਕੀਤੀ ਜਾ ਸਕੇ।

ਸਿਲੀਕਾਨ ਦੀਆਂ ਭੌਤਿਕ ਸੀਮਾਵਾਂ ਨੂੰ ਤੋੜਨਾ

ਦਹਾਕਿਆਂ ਤੋਂ, ਸੈਮੀਕੰਡਕਟਰ ਉਦਯੋਗ ਮੂਰ ਦੇ ਨਿਯਮ (Moore’s Law) 'ਤੇ ਨਿਰਭਰ ਰਿਹਾ ਹੈ—ਜੋ ਕਿ ਵਿਅਕਤੀਗਤ ਕੰਪੋਨੈਂਟਸ ਨੂੰ ਛੋਟਾ ਕਰਕੇ ਟ੍ਰਾਂਜ਼ਿਸਟਰ ਡੈਂਸਿਟੀ ਨੂੰ ਦੁੱਗਣਾ ਕਰਨ ਦਾ ਸਿਧਾਂਤ ਹੈ। ਹਾਲਾਂਕਿ, ਜਿਵੇਂ-ਜਿਵੇਂ ਟ੍ਰਾਂਜ਼ਿਸਟਰ ਕੁਝ ਦਰਜਨ ਨੈਨੋਮੀਟਰ ਦੇ ਪੈਮਾਨੇ ਦੇ ਨੇੜੇ ਪਹੁੰਚਦੇ ਹਨ, ਕੁਆਂਟਮ ਮਕੈਨਿਕਸ ਉਹਨਾਂ ਦੀ ਕਾਰਜਸ਼ੀਲਤਾ ਵਿੱਚ ਦਖਲ ਦੇਣਾ ਸ਼ੁਰੂ ਕਰ ਦਿੰਦਾ ਹੈ, ਜਿਸ ਨਾਲ ਹੋਰ ਮਿੰਨੀਏਚਰਾਈਜ਼ੇਸ਼ਨ (ਛੋਟਾ ਕਰਨਾ) ਲਗਭਗ ਅਸੰਭਵ ਹੋ ਜਾਂਦੀ ਹੈ।

IBM ਦਾ ਹੱਲ ਹਰੀਜ਼ੋਂਟਲ (horizontal) ਵਿਸਥਾਰ ਤੋਂ ਵਰਟੀਕਲ (vertical) ਡੈਂਸਿਟੀ ਵੱਲ ਇੱਕ ਰਣਨੀਤਕ ਤਬਦੀਲੀ ਹੈ। "nanostack" ਆਰਕੀਟੈਕਚਰ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ, ਕੰਪਨੀ ਨੇ ਸਫਲਤਾਪੂਰਵਕ Complementary Field-Effect Transistors (CFETs) ਨੂੰ ਲਾਗੂ ਕੀਤਾ ਹੈ। ਇਹ ਪਹੁੰਚ ਇੰਜੀਨੀਅਰਾਂ ਨੂੰ ਇੱਕ ਸਿੰਗਲ ਸਿਲੀਕਾਨ ਚਿੱਪ 'ਤੇ ਟ੍ਰਾਂਜ਼ਿਸਟਰਾਂ ਦੀਆਂ ਦੋ ਪਰਤਾਂ ਨੂੰ ਲੰਬਾਈ ਵਿੱਚ ਲਗਾਉਣ ਦੀ ਇਜਾਜ਼ਤ ਦਿੰਦੀ ਹੈ, ਜੋ IBM ਦੀ 2021 ਦੀ ਅਤਿ-ਆਧੁਨਿਕ ਤਕਨਾਲੋਜੀ ਦੇ ਮੁਕਾਬਲੇ ਡੈਂਸਿਟੀ ਨੂੰ ਪ੍ਰਭਾਵਸ਼ਾਲੀ ਢੰਗ ਨਾਲ ਦੁੱਗਣਾ ਕਰ ਦਿੰਦੀ ਹੈ।

Nanostack ਦੇ ਪਿੱਛੇ ਦੀ ਇੰਜੀਨੀਅਰਿੰਗ

ਫੈਬਰਿਕੇਸ਼ਨ ਪ੍ਰਕਿਰਿਆ ਇੱਕ ਲੇਅਰ ਕੇਕ (layer cake) ਵਾਂਗ ਕੰਮ ਕਰਦੀ ਹੈ। ਇੰਜੀਨੀਅਰ ਪਹਿਲਾਂ ਸਿਲੀਕਾਨ 'ਤੇ ਟ੍ਰਾਂਜ਼ਿਸਟਰਾਂ ਦੀ ਇੱਕ ਪਰਤ ਬਣਾਉਂਦੇ ਹਨ, ਉਸਦੇ ਉੱਪਰ ਸਿਲੀਕਾਨ ਦੀ ਇੱਕ ਨਵੀਂ ਪਰਤ ਰੱਖਦੇ ਹਨ, ਅਤੇ ਫਿਰ ਪਹਿਲੀ ਪਰਤ ਦੇ ਬਿਲਕੁਲ ਉੱਪਰ ਟ੍ਰਾਂਜ਼ਿਸਟਰਾਂ ਦੀ ਦੂਜੀ ਪਰਤ ਤਿਆਰ ਕਰਦੇ ਹਨ। IBM ਦੀ ਵਿਸ਼ੇਸ਼ ਨਵੀਨਤਾ ਇੱਕ "staggered" (ਤਰਤੀਬਵਾਰ) ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਹੈ; ਹੋਰ CFET ਤਰੀਕਿਆਂ ਦੇ ਉਲਟ, ਦੂਜੀ ਪਰਤ ਪਹਿਲੀ ਦੇ ਬਿਲਕੁਲ ਉੱਪਰ ਨਹੀਂ ਹੁੰਦੀ, ਜੋ ਕੰਪੋਨੈਂਟਸ ਨੂੰ ਜੋੜਨ ਲਈ ਲੋੜੀਂਦੀ ਗੁੰਝਲਦਾਰ ਵਾਇਰਿੰਗ ਨੂੰ ਕਾਫ਼ੀ ਸਰਲ ਬਣਾ ਦਿੰਦੀ ਹੈ।

ਤਕਨੀਕੀ ਤੌਰ 'ਤੇ, ਇਹ "nanosheet" ਤਕਨਾਲੋਜੀ 'ਤੇ ਅਧਾਰਤ ਹੈ। IBM ਦੇ ਆਰਕੀਟੈਕਚਰ ਵਿੱਚ, ਟ੍ਰਾਂਜ਼ਿਸਟਰ ਚੈਨਲ ਤਿੰਨ nanosheets ਤੋਂ ਬਣਿਆ ਹੁੰਦਾ ਹੈ, ਜਿਨ੍ਹਾਂ ਵਿੱਚੋਂ ਹਰ ਇੱਕ ਸਿਰਫ 15 ਐਟਮ ਮੋਟੀ ਹੁੰਦੀ ਹੈ ਅਤੇ ਨੌਂ ਨੈਨੋਮੀਟਰ ਦੀ ਦੂਰੀ 'ਤੇ ਹੁੰਦੀ ਹੈ। ਹਾਲਾਂਕਿ IBM ਇਸਨੂੰ "0.7 ਨੈਨੋਮੀਟਰ" ਨੋਡ ਕਹਿੰਦਾ ਹੈ, ਪਰ ਇਹ ਟ੍ਰਾਂਜ਼ਿਸਟਰ ਦੇ ਆਕਾਰ ਦਾ ਭੌਤਿਕ ਮਾਪ ਹੋਣ ਦੀ ਬਜਾਏ ਇੱਕ ਜਨਰੇਸ਼ਨਲ ਮਾਰਕੀਟਿੰਗ ਸ਼ਬਦ ਹੈ।

ਪ੍ਰਦਰਸ਼ਨ ਵਿੱਚ ਵਾਧਾ ਅਤੇ ਉਦਯੋਗ 'ਤੇ ਪ੍ਰਭਾਵ

ਹਾਈ-ਪਰਫਾਰਮੈਂਸ ਕੰਪਿਊਟਿੰਗ ਲਈ ਇਸਦੇ ਪ੍ਰਭਾਵ ਬਦਲਣ ਵਾਲੇ ਹਨ। IBM ਰਿਪੋਰਟ ਕਰਦਾ ਹੈ ਕਿ ਇਹ ਨਵਾਂ ਆਰਕੀਟੈਕਚਰ ਪਿਛਲੀਆਂ ਪੀੜ੍ਹੀਆਂ ਦੇ ਮੁਕਾਬਲੇ 70% ਤੱਕ ਵਧੇਰੇ ਊਰਜਾ-ਕੁਸ਼ਲ ਹੋਣ ਦੇ ਨਾਲ-ਨਾਲ, ਉਹੀ ਸਮਾਂ ਲੈ ਕੇ 50% ਤੱਕ ਵਧੇਰੇ ਕੰਮ ਕਰ ਸਕਦਾ ਹੈ।

ਇਹ ਕੁਸ਼ਲਤਾ AI ਅਤੇ ਡਾਟਾ ਸੈਂਟਰਾਂ ਦੇ ਭਵਿੱਖ ਲਈ ਮਹੱਤਵਪੂਰਨ ਹੈ, ਜਿੱਥੇ ਊਰਜਾ ਦੀ ਖਪਤ ਅਤੇ ਥਰਮਲ ਪ੍ਰਬੰਧਨ (thermal management) ਮੁੱਖ ਰੁਕਾਵਟਾਂ ਹਨ। IBM ਰਿਸਰਚ ਦੇ ਡਾਇਰੈਕਟਰ, ਜੇ ਗੈਂਬੇਟਾ (Jay Gambetta) ਦਾ ਅਨੁਮਾਨ ਹੈ ਕਿ ਅਗਲੇ ਦਹਾਕੇ ਦੇ ਅੰਦਰ ਡਾਟਾ ਸੈਂਟਰਾਂ ਵਿੱਚ ਨੈਨੋਸਟੈਕਿੰਗ ਦਾ ਵਿਆਪਕ ਤੌਰ 'ਤੇ ਲਾਗੂ ਕੀਤਾ ਜਾਵੇਗਾ। ਇਸ ਤੋਂ ਇਲਾਵਾ, ਕਿਉਂਕਿ ਇਹ ਆਰਕੀਟੈਕਚਰ ਜਨਰਲ-ਪਰਪਜ਼ ਹੈ, IBM ਦਾ ਇਰਾਦਾ CPU ਅਤੇ GPU ਸਮੇਤ ਵੱਖ-ਵੱਖ ਹਾਰਡਵੇਅਰ ਵਿੱਚ ਇਸ ਡਿਜ਼ਾਈਨ ਨੂੰ ਜੋੜਨ ਲਈ ਨਿਰਮਾਤਾਵਾਂ ਨਾਲ ਸਹਿਯੋਗ ਕਰਨ ਦਾ ਹੈ।

ਨਿਰਮਾਣ ਦੀਆਂ ਰੁਕਾਵਟਾਂ ਨੂੰ ਪਾਰ ਕਰਨਾ

ਵਾਅਦੇ ਦੇ ਬਾਵਜੂਦ, ਵੱਡੇ ਪੱਧਰ 'ਤੇ ਉਤਪਾਦਨ ਦਾ ਰਸਤਾ ਦੋ ਮੁੱਖ ਰੁਕਾਵਟਾਂ ਦਾ ਸਾਹਮਣਾ ਕਰ ਰਿਹਾ ਹੈ: yield rates (ਉਤਪਾਦਨ ਦਰਾਂ) ਅਤੇ "thermal budget"। ਕਿਉਂਕਿ ਪਰਤਾਂ ਇੱਕ ਦੂਜੇ ਦੇ ਉੱਪਰ ਲੱਗੀਆਂ ਹੁੰਦੀਆਂ ਹਨ, ਇਸ ਲਈ ਉੱਪਰਲੀ ਜਾਂ ਹੇਠਲੀ ਪਰਤ ਵਿੱਚੋਂ ਕਿਸੇ ਇੱਕ ਦੀ ਅਸਫਲਤਾ ਕਾਰਨ ਪੂਰੀ ਚਿੱਪ ਅਸਫਲ ਹੋ ਜਾਂਦੀ ਹੈ, ਜਿਸ ਨਾਲ ਨਿਰਮਾਣ ਲਾਗਤ ਵਧ ਸਕਦੀ ਹੈ। ਇਸ ਤੋਂ ਇਲਾਵਾ, ਇੰਜੀਨੀਅਰਾਂ ਨੂੰ ਹੇਠਲੀ ਪਰਤ ਦੇ ਕਨੈਕਸ਼ਨਾਂ ਨੂੰ ਪਿਘਲਣ ਤੋਂ ਬਚਾਉਣ ਲਈ 400°C ਤੋਂ ਘੱਟ ਤਾਪਮਾਨ 'ਤੇ ਉਪਰਲੀਆਂ ਪਰਤਾਂ ਤਿਆਰ ਕਰਨੀਆਂ ਪੈਂਦੀਆਂ ਹਨ—ਇੱਕ ਅਜਿਹਾ ਕਾਰਜ ਜਿਸ ਨੂੰ IBM ਨੇ ਹਾਸਲ ਕਰਨ ਦਾ ਦਾਅਵਾ ਕੀਤਾ ਹੈ, ਹਾਲਾਂਕਿ ਵਿਸ਼ੇਸ਼ ਤਕਨੀਕੀ ਵੇਰਵੇ ਗੁਪਤ (proprietary) ਹਨ।

ਮੁੱਖ ਗੱਲਾਂ

• Vertical Scaling: IBM ਦਾ nanostack ਆਰਕੀਟੈਕਚਰ ਟ੍ਰਾਂਜ਼ਿਸਟਰਾਂ ਨੂੰ ਲੰਬਾਈ ਵਿੱਚ ਲਗਾਉਣ ਲਈ CFET ਤਕਨਾਲੋਜੀ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ, ਜੋ ਰਵਾਇਤੀ ਹਰੀਜ਼ੋਂਟਲ (horizontal) ਛੋਟੇ ਹੋਣ ਦੀਆਂ ਭੌਤਿਕ ਸੀਮਾਵਾਂ ਨੂੰ ਪਾਰ ਕਰਦਾ ਹੈ।
• Massive Efficiency Gains: ਨਵਾਂ ਡਿਜ਼ਾਈਨ ਪ੍ਰਦਰਸ਼ਨ ਵਿੱਚ 50% ਵਾਧਾ ਅਤੇ ਊਰਜਾ ਕੁਸ਼ਲਤਾ ਵਿੱਚ 70% ਸੁਧਾਰ ਪੇਸ਼ ਕਰਦਾ ਹੈ, ਜੋ ਭਵਿੱਖ ਦੇ ਡਾਟਾ ਸੈਂਟਰਾਂ ਅਤੇ AI ਵਰਕਲੋਡਸ ਲਈ ਮਹੱਤਵਪੂਰਨ ਹੈ।
• Extended Roadmap: ਉਦਯੋਗ ਦੇ ਮਾਹਰਾਂ ਦਾ ਸੁਝਾਅ ਹੈ ਕਿ ਇਹ ਕ੍ਰਾਂਤੀ ਮੂਰ ਦੇ ਨਿਯਮ (Moore’s Law) ਦੇ ਰੋਡਮੈਪ ਵਿੱਚ ਹੋਰ 10 ਤੋਂ 15 ਸਾਲ ਜੋੜਦੀ ਹੈ।