来自台湾国立阳明交通大学 (NYCU) 和台积电 (TSMC) 企业研究部门的研究人员构建了一个 0.42 纳米厚的界面，消除了下一代晶体管的一个关键瓶颈。

解决 MoS2 晶体管的困境

十多年来，业界一直将原子级薄的二硫化钼 (MoS2) 视为硅的继任者。其超薄特性有望实现更小、更快、更节能的晶体管。然而，“栅极电介质”问题阻碍了进展。当绝缘层变薄时，与半导体的边界会变得不稳定，产生缺陷、间隙和电学紊乱，从而损害性能。研究人员通常在寻找新的绝缘体；而 NYCU-TSMC 团队则重新设计了边界本身。

0.42 纳米的创新

在发表于 Nature Electronics 的一篇论文中，该团队描述了一种平滑原子过渡的分层工艺。他们从单层 MoS2 晶圆开始，沉积一层外延铝膜并进行原位氧化，从而创建了一个仅 0.42 纳米厚的氧化铝缓冲层。该缓冲层有两个作用：它为高κ氧化铪栅极电介质的均匀生长提供了平滑的基础，并保护半导体免受不必要的电学相互作用。由此产生的晶体管具有约 1 纳米的等效氧化层厚度 (EOT)、低漏电流且几乎没有迟滞现象，因此器件对信号的响应具有可预测性。

向晶圆级制造迈进

至关重要的是，研究人员使用化学气相沉积 (CVD) 技术生长了单层 MoS2，这是涂覆大面积材料的行业标准方法。在 CVD 生长的材料上展示原子级界面，推动了二维 (2D) 电子器件向现实世界的晶圆级生产迈进。从“寻找新材料”到“工程化界面”的转变，颠覆了未来微芯片的设计范式。

这对印度意味着什么

这一突破对于印度的半导体使命和战略自主具有重要意义。

  • 技术基准： 印度的“印度半导体使命” (ISM) 必须追踪从硅向 MoS2 等二维材料的转变。将研发与以界面为中心的工程技术相结合，将确保印度实验室不落后。
  • 供应链与战略依赖： 台湾在高端半导体领域的统治地位正在加深。印度需要的不仅仅是封装测试 (OSAT) 能力；它必须培养能够在下一代材料科学领域进行竞争的深科技研究。
  • 数字基础设施的面向未来化： 随着印度扩大人工智能和高性能计算，对节能芯片的需求将激增。监测 MoS2 晶体管的进展有助于印度规划硬件需求，并在后硅时代保护数字主权。

台积电 (TSMC) 和国立阳明交通大学工程化了一个 0.42 纳米的原子级界面，消除了 MoS₂ 晶体管中的栅极电介质瓶颈，这一步可能将二维 (2D) 芯片带入晶圆级生产。这一突破意义重大，因为它扫清了阻碍原子级薄材料在速度、尺寸和能效方面与硅竞争的最后一个主要障碍。

阻碍 2D 芯片发展的栅极电介质问题

十多年来，MoS₂——一种单原子厚度的半导体——一直被吹捧为硅的继任者。其超薄特性有望实现更快的开关速度和更低的漏电流。然而，当制造商试图缩小控制晶体管的绝缘“栅极电介质”时，这一前景就消失了。随着该层的变薄，与 MoS₂ 晶体的边界充满了缺陷，导致电学紊乱和不可预测的行为。业界一直在寻找新的绝缘体，但没有一种能在原子级薄的沟道上形成清洁、均匀的界面。

平滑过渡的原子缓冲层

该团队改变了策略：他们不再寻找更好的绝缘体，而是重新设计了界面。他们从 CVD 生长的单层 MoS₂ 开始，沉积一层外延铝膜并进行原位氧化，产生了一个 0.42 纳米的氧化铝缓冲层。这个超薄层有两个作用。首先，它为高κ氧化铪栅极电介质的均匀生长创造了一个平滑且化学兼容的表面。其次，它保护 MoS₂ 沟道免受与电介质的直接电学相互作用，从而抑制了困扰早期尝试的缺陷形成。

该堆叠实现了约一纳米的等效氧化层厚度，同时将漏电流保持在极低水平，并消除了会扭曲信号响应的滞后现象。简而言之，该晶体管在整个电压范围内表现出可预测的行为。

从实验室薄片到晶圆级前景

这项工作的独特之处在于使用 CVD 来生长 MoS₂ 层。CVD 是在大面积基底上沉积均匀薄膜的主流技术，也是当今硅晶圆厂所采用的相同方法。在 CVD 生长的材料上展示原子级界面，表明该工艺原则上可以从孤立的芯片规模扩展到整个晶圆。

研究人员还采用了符合现有晶圆厂设备库的标准外延生长和氧化步骤。除了领先代工厂现有的设备外，不需要任何特殊的设备或超高真空腔。这种兼容性降低了像台积电（TSMC）这样的代工厂将其方法整合到生产线中的门槛。

为什么这项突破的影响力不仅限于台湾

这一成就向任何正在构建面向未来的半导体生态系统的国家发出了明确信号。对于像印度这样正在大力投资本土半导体计划的国家来说，这项工作定义了一个新的基准：成功将越来越取决于对原子级界面工程的掌握，而不仅仅是硅节点的缩放。

  • 技术对齐 – 如果研发项目只是一味追求体材料的改进，而不解决界面质量问题，将面临落后的风险。
  • 供应链相关性 – 该工艺依赖于铝、铪和标准氧化步骤，在强化台湾深科技优势的同时，也凸显了对多元化材料来源的需求。